Metal 님의 블로그

내가 만든 시스템을 검증 (이전 글의 y = a & b 같은) 하기 위해 Testbench라는 것을 작성합니다 기본틀 :`timescale 1ns / 1psmodule tb_practice(); endmodule verilog작성과 틀은 비슷합니다.    괄호밖에 port를 선언해주어야하는데testbench작성시 input대신 reg를 output 대신 wire를 선언합니다.그리고 뒤에 ';'를 붙여주어야 합니다ex)`timescale 1ns / 1psmodule tb_practice();reg c, d;wire z;endmodule    그 다음 우리가 만든 모듈 (이전 글에 만든)을 불러와야 테스트 할 수 있습니다. 그래서 다음과 같이 불러줍니다.ex)`timescale 1ns / 1psmodule ..

1. 작성법기본 상태 : `timescale 1ns / 1ps module practice();    endmodule    괄호 안에 input, output을 정의ex)module practice(     input a,input b, output y     );   endmodule 이 때 input a 는 input wire a가 default로 생략된 것이라고 생각 가능.  괄호 밖에서는 input과 output의 관계를 정의해줌ex)module practice(     input a,input b, output y     );assign y = a &b;endmodule 여기서 assign은 wire를 연결해라 라는 의미 아래는 schematic 결과