KDE 님의 블로그

지난번에 만든 1bit full adder를 이용해 4bit full adder를 만들어보겠습니다. 구조는 아래와 같습니다.지난번에 만든 1bit full adder와 비교하면x,y 는 $A_{n}, B_{n}$에 대응되고 sum은 $S_{n}$, carry는 $C_{out}$, cin은 $C_{in}$에 대응 됩니다. 이 full_adder를 인스턴스화 하여 4개를 가져오면 됩니다.지난번 코드에  input, output을 작성해서 코드를 추가했습니다. (노란색 부분) 아래와 같은 모듈을 만든 겁니다full adder를 인스턴스화 해서 4개를 만들어줍니다.위 그림은 인스턴스화 했을때 모듈의 모습입니다.인제 wire를 선언해서 인스턴스화 한 모듈들을 연결해줍니다.(탑모듈 내부안의 '인스턴스화된 모듈'끼리..

Half Adder1bit a와 b를 받아서 addsum과 carry 발생 진리표 a     b     |    s      c_______|________0     0     |    0      00     1     |    1      01     0     |    1      01     1     |    0      1 s = a^b  (a xor b)c = a&b (a and b)  코드Full Adder1bit a와 b그리고 cin(carry)를 받아서 addsum과 carry 발생 진리표cin    a     b     |    s      c___________|________0      0     0     |    0      00      0     1     |    1   ..

내가 만든 시스템을 검증 (이전 글의 y = a & b 같은) 하기 위해 Testbench라는 것을 작성합니다 기본틀 :`timescale 1ns / 1psmodule tb_practice(); endmodule verilog작성과 틀은 비슷합니다.    괄호밖에 port를 선언해주어야하는데testbench작성시 input대신 reg를 output 대신 wire를 선언합니다.그리고 뒤에 ';'를 붙여주어야 합니다ex)`timescale 1ns / 1psmodule tb_practice();reg c, d;wire z;endmodule    그 다음 우리가 만든 모듈 (이전 글에 만든)을 불러와야 테스트 할 수 있습니다. 그래서 다음과 같이 불러줍니다.ex)`timescale 1ns / 1psmodule ..

1. 작성법기본 상태 : `timescale 1ns / 1ps module practice();    endmodule    괄호 안에 input, output을 정의ex)module practice(     input a,input b, output y     );   endmodule 이 때 input a 는 input wire a가 default로 생략된 것이라고 생각 가능.  괄호 밖에서는 input과 output의 관계를 정의해줌ex)module practice(     input a,input b, output y     );assign y = a &b;endmodule 여기서 assign은 wire를 연결해라 라는 의미 아래는 schematic 결과

0.Intro안녕하세요지난번에 쓴 Bandgap reference에서 'Supply Noise에 무관하게' 일정한 current source를 만드는 법을 봤습니다.오늘은 '온도에 무관하게'는 어떤 방식으로 만드는지 알아보겠습니다.(당연히 모든 온도에서 조금의 오차도 없이 일정하게 유지하는 것은 불가능합니다) 1. Temperature-Independent 아이디어는 이렇습니다. 온도에 따라 전압이 증가하는 특성을 가진 $V_{1}$온도에 따라 전압이 감소하는 특성을 가진 $V_{2}$가 있다고 가정해봅시다 이 $V_{1}$과 $V_{2}$에 적절히 계수를 곱하여 더하면 온도가 변해도 일정하게 유지할 수 있을겁니다. 2. CTAT이 때 온도에 따라 전압이 증가, 감소하는 특성은 BJT를 이용합니다. BJ..